PCB迹线分析-直角,差分,蛇形线

PCB直角布线的影响

Layout(布局)是PCB设计工程师最基本的工作技能之一。布线的质量将直接影响整个系统的性能。大多数高速设计理论必须最终通过Layout实施和验证。可以看出,布线在高速PCB设计中至关重要。下面将分析实际布线中可能遇到的某些情况的合理性,并给出一些更优化的布线策略。

主要从直角布线,差分布线和蛇形布线三个方面进行解释。

1。直角布线

直角布线通常是在PCB布线中需要避免的情况,它几乎已成为衡量布线质量的标准之一。那么直角布线将对信号传输产生多大影响?原则上,直角布线会改变传输线的线宽,从而导致阻抗不连续。实际上,不仅直角布线,而且拐角和锐角布线也可能引起阻抗变化。

直角路由对信号的影响主要体现在三个方面:

首先,拐角可以等同于传输线上的电容性负载,从而减慢了上升时间;

第二个是阻抗不连续会引起信号反射;

第三个是直角笔尖产生的EMI。

预警信号两条波浪线

由传输线的直角引起的寄生电容可以通过以下经验公式来计算:

C = 61W(Er)1/2 / Z0

在上式中yabo网页版 ,C是指角的等效电容(单位:pF),W是迹线的宽度(单位:英寸),εr是介质的介电常数,Z0是传输线的特征阻抗。例如,对于一条4英里50欧姆的传输线(εr为4. 3),直角带来的电容约为0. 0101pF,然后可以估计由此引起的上升时间变化:

T10-90%= 2. 2 * C * Z0 / 2 = 2. 2 * 0. 0101 * 50/2 = 0. 556ps

通过计算可以看出,直角走线带来的电容效应非常小。

当直角走线的线宽增加时,那里的阻抗将减小,因此会发生一定的信号反射现象。我们可以根据传输线章节阻抗中提到的阻抗计算公式来计算增加的​​线宽的等效值,然后根据经验公式来计算反射系数:

ρ=(Zs-Z 0) /(Zs + Z 0)

通常yabobet ,由直角布线引起的阻抗变化在7%-20%之间,因此最大反射系数约为0. 1。此外,从下图可以看出,传输线的阻抗在W / 2线的长度内变为最小值,然后在W / 2的时间后恢复为正常阻抗。整个阻抗变化时间非常短凤凰彩票app ,通常在10ps之内。在内部,这样的快速变化和微小变化对于一般的信号传输几乎可以忽略不计。

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许多人对直角布线有这种了解。他们认为尖端很容易发射或接收电磁波并产生EMI。这已成为许多人认为无法进行直角布线的原因之一。但是,许多实际测试结果表明,直角走线不会产生比直线更明显的EMI。也许当前的仪器性能和测试水平会限制测试的准确性YOBET体育 ,但至少可以说明一个问题。直角布线的辐射已经小于仪器本身的测量误差。

通常,直角布线并不像您想象的那样可怕。至少在GHz以下的应用中,任何电容,反射,EMI等影响都不会在TDR测试中反映出来。高速PCB设计工程师仍应专注于布局,电源/接地设计和布线设计。过孔等方面。当然,尽管直角布线的影响不是很严重,但这并不意味着将来我们都可以使用直角布线。注重细节是每位优秀工程师必须具备的基本素质。而且,随着数字电路的飞速发展,PCB工程师处理的信号的频率将继续增加。在10GHz以上的RF设计领域,这些小的直角可能成为高速问题的焦点。

2。差分路由

差分信号在高速电路设计中越来越广泛地使用。电路中最关键的信号通常采用差分结构设计。是什么让它如此受欢迎?如何确保其在PCB设计中的良好性能?有了这两个问题,我们将继续进行下一部分讨论。

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什么是差分信号?用外行的术语来说,驱动端发送两个相等且反相的信号,而接收端通过比较两个电压之间的差来判断逻辑状态“ 0”或“ 1”。这对携带差分信号的迹线称为差分迹线。

与普通的单端信号路由相比,差分信号最明显的优势体现在以下三个方面:

a。抗干扰能力强,因为两条差分走线之间的耦合非常好。当外界有噪声干扰时,它们几乎同时耦合到两条线路,并且接收端只关心两个信号的差异,因此可以完全消除外部共模噪声。

b。它可以有效地抑制EMI。出于相同的原因,由于两个信号具有相反的极性,因此它们辐射的电磁场可以相互抵消。耦合越紧密,泄漏到外界的电磁能量就越少。

c。定时定位准确。由于差分信号的开关变化位于两个信号的交点,与普通的单端信号不同,后者依赖于高和低阈值电压来确定,因此它受工艺和温度的影响较小,并且可以减少时序误差也更适合于低振幅信号的电路。目前流行的LVDS(低压差分信号)就是指这种小幅度差分信号技术。

对于PCB工程师来说预警信号两条波浪线,最关心的是如何确保差分布线的这些优点可以在实际布线中得到充分利用。也许与Layout保持联系的任何人都将了解差分接线的一般要求,即“等长和等距”。相等的长度是为了确保两个差分信号始终保持相反的极性并减少共模分量。相等的距离主要是为了确保两者的差分阻抗一致并减少反射。有时“尽可能靠近”是差分接线的要求之一。但是所有这些规则都不是机械地适用的,而且许多工程师似乎仍然不了解高速差分信号传输的本质。下面重点介绍PCB差分信号设计中的一些常见误解。

误解1:人们认为差分信号不需要接地层作为返回路径,或者差分迹线彼此之间提供了返回路径。造成这种误解的原因是它们被表面现象所迷惑,或者高速信号传输的机制还不够深入。从图1-8-15中接收端的结构可以看出,晶体管Q3和Q4的发射极电流相等且相反,并且它们在地的电流正好彼此抵消(I1 = 0),因此,差分电路对电源平面和接地平面上可能存在的类似接地弹跳和其他噪声信号不敏感,接地平面的部分回波消除并不意味着差分电路不使用参考平面作为信号回波实际上,在信号返回分析中,差分接线和普通单端接线的机理是相同的,即高频信号总是沿着环路返回,电感最小,最大的区别在于对于接地耦合,差分布线也存在相互干扰,二者之间的耦合很强,耦合成为主要的返回路径,图1-8-16是G的示意图。单端信号和差分信号的电磁场分布。

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在PCB电路设计中,差分走线之间的耦合通常很小,通常仅占耦合度的10-20%,更多的是与地面的耦合,因此,差分走线的主要返回路径仍然存在在地平面上。当接地平面不连续时,差分走线之间的耦合将在没有参考平面的区域中提供主回路,如图1-8-17所示。尽管参考平面的不连续性对差分走线的影响不如普通单端走线严重,但仍会降低差分信号的质量并增加EMI,应尽可能避免这种情况。 。一些设计人员认为,可以去除差分走线下方的参考平面,以抑制差分传输中的某些共模信号。但是,这种方法在理论上是不可取的。如何控制阻抗?不为共模信号提供接地阻抗环路将不可避免地引起EMI辐射。这种方法弊大于利。

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误解2:人们认为保持相等的间隔比匹配行长更为重要。在实际的PCB布局中,通常不可能同时满足差分设计的要求。由于存在引脚分布,过孔和布线空间,必须通过适当的绕组来实现线长匹配的目的,但结果必须是差分对的某些区域不能平行。这时候我们该怎么办?哪个选择?在得出结论之前,让我们看一下下面的仿真结果。

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从上述仿真结果来看,方案1和方案2的波形几乎是重合的,也就是说,由不等间距引起的影响极小。相比之下,线长不匹配对时序的影响更为重要。 (Scheme 3)。从理论分析来看,尽管间距不一致会导致差分阻抗发生变化,但由于差分对之间的耦合并不明显,因此阻抗变化范围也很小,通常在10%,仅等效于通孔引起的反射,不会对信号传输产生重大影响,一旦线路长度不匹配,除了定时偏移外,还会将共模引入差分信号这种成分会降低信号质量并增加EMI。

可以说,PCB差分走线设计中最重要的规则是匹配线长。其他规则可以根据设计要求和实际应用灵活地处理。

误解3:认为差分接线必须非常接近。保持差分迹线靠近无非是增强它们的耦合,这不仅可以提高对噪声的抵抗力,而且可以充分利用磁场的相反极性来抵消对外界的电磁干扰。尽管此方法在大多数情况下非常有益,但不是绝对的。如果我们可以确保完全屏蔽它们免受外部干扰,那么我们就无需使用强耦合来实现抗干扰。并达到抑制EMI的目的。我们如何确保差分迹线的良好隔离和屏蔽?与其他信号走线增加间距是最基本的方法之一。电磁场能量随距离的平方而减小。通常,当行距超过线宽的4倍时,它们之间的干扰非常弱。可以忽略。此外,通过接地层隔离还可以起到良好的屏蔽作用。这种结构通常用于高频(10G以上)IC封装的PCB设计中。它被称为CPW结构,可以确保严格的差分阻抗。控件(2Z 0),如图1-8-19所示。

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差分迹线也可以在不同的信号层中运行,但是通常不建议使用此方法,因为阻抗和不同层产生的过孔的差异会破坏差模传输的影响并引入共模噪声。此外,如果相邻的两层没有紧密耦合,则会降低差分走线的抗噪声能力,但是如果您可以与周围走线保持适当的距离,则串扰就不会成为问题。在一般频率(低于GHz)下,EMI不会成为严重问题。实验表明,距离差分迹线500密耳处的辐射能量衰减在3米处达到60dB,足以满足FCC电磁辐射标准,因此设计人员不必太担心差动线路耦合不充分引起的电磁不兼容问题。

3。蛇形线

蛇行是布局中经常使用的一种路由方法。其主要目的是调整延迟以满足系统时序设计要求。设计人员必须首先具有这种理解:蛇形线会破坏信号质量,改变传输延迟,并在接线时尽量避免使用它。但是,在实际设计中,为了确保信号具有足够的保持时间,或者为了减少同一组信号之间的时间偏移,经常需要故意接线。

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那么,蛇形线对信号传输有什么影响?接线时要注意什么?两个最关键的参数是平行耦合长度(Lp)和耦合距离(S),如图1-8-21所示。显然,当信号在蛇形走线上传输时,平行线段将以差分模式耦合。 S越小,Lp越大预警信号两条波浪线,耦合度越大。这可能会导致传输延迟减少,并且由于串扰会大大降低信号质量。该机制可参考第3章中的共模和差模串扰分析。

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以下是处理蛇形线时对版图工程师的一些建议:

1。尝试增加平行线段的距离(S),至少大于3H,H表示从信号迹线到参考平面的距离。用外行的话说,这是一个大的转弯。只要S足够大,几乎可以完全避免互耦效应。

2。减小耦合长度Lp,当双Lp延迟接近或超过信号上升时间时,产生的串扰将达到饱和。

3。带状线或嵌入式微带的蛇形线引起的信号传输延迟小于微带。从理论上讲,带状线不会由于差模串扰而影响传输速率。

4。对于高速信号线和对时序要求严格的信号线,请不要使用蛇形线,尤其是在小区域。

5。您经常可以在任何角度使用蛇形迹线,例如图1-8-20中的C结构,可以有效地减少相互耦合。

6。在高速PCB设计中,蛇形线不具有所谓的滤波或抗干扰能力,只能降低信号质量,因此仅用于时序匹配,没有其他目的。

7。有时,您可以考虑使用螺旋绕线进行缠绕。仿真表明,该方法的效果优于普通的蛇形布线。

摘录自:

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